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Development of a security and privacy framework for the internet of things = Desarrollo de un framework de seguridad y privacidad aplicado al internet de las cosas
(2016-11-03) Hernández Ramos, José Luis; Skarmeta Gómez, Antonio Fernando; Facultad de Informática
El Internet de las Cosas representa la extensión de la tecnología a todos los ámbitos de nuestra vida cotidiana. En los últimos años, numerosas iniciativas a nivel mundial han sido lanzadas con el fin de explotar el potencial derivado de un mundo hiperconectado. De hecho, la adecuación de tecnologías y protocolos ha posibilitado que dispositivos físicos sean habilitados con cierto grado de autonomía para procesar e intercambiar información, convirtiéndose en objetos inteligentes. Sin embargo, a pesar de estos avances, su materialización todavía exige la necesidad de consensuar un entendimiento común sobre las implicaciones que son derivadas de este paradigma emergente. En particular, las necesidades de seguridad y privacidad adquieren una mayor dimensión que plantea no solamente obstáculos tecnológicos, sino cuestiones sociales, legales y éticas, que necesitan ser abordados mediante enfoques multidisciplinares y holísticos. En esta tesis doctoral, estos desafíos han sido abordados mediante el diseño de un framework arquitectónico con el fin de ofrecer una visión unificada de las necesidades de seguridad y privacidad a ser afrontadas durante el ciclo de vida de los objetos inteligentes. Este diseño es el resultado del análisis y estudio de tales necesidades en entornos del Internet de las Cosas, y representa una instanciación de un modelo de referencia arquitectónico, con un fuerte énfasis en los aspectos de seguridad y privacidad. El framework propuesto ha sido, a su vez, instanciado, mediante el diseño y desarrollo de diferentes mecanismos, que han sido aplicados y desplegados en diversos escenarios y casos de uso derivados de dos proyectos de investigación abordando aspectos de seguridad y privacidad en tales entornos. En particular, el modelo de control de acceso propuesto, así como el conjunto de extensiones diseñado, representan diferentes enfoques para hacer frente a los requisitos de escalabilidad y flexibilidad de estos escenarios, y han sido complementados para ofrecer una visión integradora y hacer frente a estas necesidades. Asimismo, el diseño e implementación de las soluciones propuestas, así como su despliegue en el ámbito de dos iniciativas europeas, demuestra la viabilidad y aplicabilidad de los enfoques desarrollados. Los resultados derivados de estos mecanismos demuestra, a su vez, la consecución de los objetivos que fueron inicialmente planteados al comienzo de esta tesis. Finalmente, la instanciación del framework propuesto representa un punto de partida prometedor para el diseño y desarrollo de mecanismos que hagan hincapié en diferentes aspectos de seguridad y privacidad del ciclo de vida de los objetos inteligentes. En particular, la aplicación de mecanismos escalables y flexibles de revocación de credenciales representa un aspecto desafiante para cubrir todo el rango de necesidades de seguridad y privacidad durante todo el ciclo de vida. Adicionalmente, la adecuación de las soluciones propuestas en escenarios con severas restricciones de recursos representa un tema candente de investigación en la actualidad a ser fuertemente considerada. The Internet of Things represents the extension of technology to all aspects of our daily life. In recent years, several world-wide initiatives have been launched in order to exploit the potential that is derived from a hyper-connected world. Indeed, the adaptation of technologies and communications protocols has empowered physical devices to be enabled with some degree of autonomy to process and exchange information, becoming smart objects. However, in spite of these advances, its realization still requires the need to agree a common understanding of the implications that arise from this emerging paradigm. In particular, security and privacy needs take a broader dimension not only because of technological obstacles, but social, legal and ethical issues, which need to be addressed through multidisciplinary and holistic approaches. In the scope of this thesis, these challenges have been tackled through the design of an architectural framework, in order to provide a unified view of security and privacy needs to be addressed during the lifecycle of smart objects. This design is the result of the analysis and study of such needs in Internet of Things environments, and it represents an instantiation of an architectural reference model, with a strong emphasis on security and privacy issues. The proposed framework has been instantiated, in turn, through the design and development of different mechanisms that have been implemented and deployed in diverse scenarios and use cases, derived from two research projects addressing security and privacy aspects in such environments. In particular, the proposed access control model, as well as the set of extensions, represent different approaches to meet the requirements of scalability and flexibility of these scenarios, and they have been complemented among each other to provide an integrated approach coping with such needs. Furthermore, the design and implementation of the proposed solutions, as well as their deployment under the umbrella of two European initiatives, demonstrates the feasibility and applicability of the different approaches. The results obtained from these mechanisms states the achievement of the different objectives that were set at the beginning of this thesis. Finally, the instantiation of the proposed framework represents a promising starting point for the design and development of mechanisms that emphasize different aspects of security and privacy during the lifecycle of smart objects. In particular, the implementation of scalable and flexible credentials revocations mechanisms represents a challenging aspect to cover the whole range of security and privacy needs throughout all the stages of the lifecycle. In addition, the adaptation of the proposed solutions to scenarios with severe resource constraints, represents nowadays a research hot topic to be strongly considered.
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Diseño de arquitecturas para la mitigación de fallos hardware en procesadores multinúcleo = Microarchitectural approaches for hardware fault mitigation in multicore processors / Daniel Sánchez Pedreño; directores, Juan Luis Aragón Alcaraz, José Manuel García Carrasco.
(Murcia : Universidad de Murcia, Departamento de Ingeniería y Tecnología de Computadores,, 2011) Sánchez Pedreño, Daniel
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Diseño de Mecanismos de Grano Fino para la Gestión Eficiente de Consumo y Temperatura en Procesadores Multinúcleo. Efficient power and thermal management using fine-grain architectural approaches in multicores
(Universidad de Murcia, 2011-09-30) Cebrián González, Juan Manuel; Aragón Alcaraz, Juan Luis; Kasiras, Stefanos; Departamentos y Servicios::Departamentos de la UMU::Ingeniería de la Información y las Comunicaciones
En la última década los ingenieros informáticos se han enfrentado a profundos cambios en el modo en que se diseñan y fabrican los microprocesadores. Los nuevos procesadores no solo deben ser más rápidos que los anteriores, también deben ser factibles en términos de energía y disipación térmica, sobre todo en dispositivos que trabajan con baterías. Los problemas relacionados con consumo y temperatura son muy comunes en estos procesadores. En esta Tesis analizamos el rendimiento, consumo energético y precisión de diferentes mecanismos de reducción de consumo y descubrimos que no son suficientemente buenos para adaptarse a un límite de consumo con una penalización de rendimiento razonable. Para solucionar este problema proponemos diversas técnicas a nivel de microarquitectura que combinan de manera dinámica varios mecanismos de reducción de consumo para obtener una aproximación al límite de consumo mucho más precisa con una penalización de rendimiento mínima
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Diseño de un entorno colaborativo y su aplicación a plataformas de aprendizaje
(Universidad de Murcia, 2010-03-09) Martínez Carreras, María Antonia; Gómez Skarmeta, Antonio Fernando; Departamentos y Servicios::Departamentos de la UMU::Ingeniería de la Información y las Comunicaciones
Los entornos colaborativos educacionales, así como las herramientas educacionales están tomando grandes repercusiones en nuestra sociedad, llevándose a cabo en la actualidad numerosos proyectos de investigación acerca de su construcción y su uso en comunidades educacionales. Las investigaciones llevadas a cabo durante estos años han estado basadas en la creación de entornos colaborativos y su aplicación en entornos educacionales, a través de las cuales se han realizado una serie de estudios sobre las ventajas y desventajas que proporcionan dichos entornos, tanto a nivel de arquitectura como a nivel de herramientas. Con lo cual uno de los objetivos de nuestro trabajo de investigación es ofrecer una plataforma colaborativa genérica que puede ser aplicada a cualquier ámbito colaborativo incluyendo el aprendizaje por descubrimiento. Para ello se han estudiado las principales tecnologías y las distintas plataformas existentes obteniendo a partir de ello los elementos necesarios para la creación de un entorno colaborativo genérico. Con el fin de consolidar dichos elementos mostramos como se han aplicado al desarrollo de aplicaciones y plataformas dentro del ámbito de dos proyectos europeos, ITCOLE y COLAB. Abstract: Earning collaborative environments as well as learning tools have taken a prominent relevance in society, producing a growth of research projects regarding the building and the use of this system in education area. During the last years the research in this area has been focused on the building of different kinds of collaborative platforms and its usage in the educational arena, providing different kinds of studies which indicate the advantages and disadvantages of the use of them. These studies have covered the architecture of these systems and the use of them. Therefore, the aim of this research is to provide a generic collaborative environment which can be applied to any area, including discovery learning. For that reason, we have studied the main technologies and platforms for obtaining the elements needed in the building of a generic collaborative environment. Moreover, we have included these elements in the development regarding two European projects, ITCOLE and COLAB.
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Fault-tolerant Cache Coherence Protocols for CMPs
(Universidad de Murcia, 2010-02-09) Fernández Pascual, Ricardo; García Carrasco, José Manuel; Acacio Sánchez, Manuel Eugenio; Departamentos y Servicios::Departamentos de la UMU::Ingeniería y Tecnología de Computadores
Abstract: We propose a way to deal with transient faults in the interconnection network of many-core CMPs that is different from the classic approach of building a fault-tolerant interconnection network. In particular, we provide fault tolerance mechanisms at the level of the cache coherence protocol so that it guarantees the correct execution of programs even when the underlying interconnection network does not deliver all messages correctly. This way, we can take advantage of the different meaning of each message to achieve fault tolerance with lower overhead than at the level of the interconnection network, which has to treat all messages alike with respect to reliability. We design several fault-tolerant cache coherence protocols using these techniques and evaluate them. This evaluation shows that, in absence of faults, our techniques do not increase significantly the execution time of the applications and their major cost is an increase in network traffic due to acknowledgment messages that ensure the reliable transference of ownership between coherence nodes, which are sent out of the critical path of cache misses. In addition, a system using our protocols degrades gracefully when transient faults actually happen and can support fault rates much higher than those expected in the real world with only a small performance degradation. Resumen: Se proponen una forma de tratar con los fallos transitorios en la red de interconexión de un CMP con gran número de núcleos que es diferente del enfoque clásico basado en construir una red de interconexión tolerante a fallos. En particular se proporcionan mecanismos de tolerancia a fallos al nivel del protocolo de coherencia. De esta forma, se puede aprovechar el conocimiento que el protocolo tiene sobre el significado de cada mensaje para obtener tolerancia a fallos con menor sobrecarga que en el nivel de red, que tiene que tratar todos los mensajes idénticamente. En la tesis se diseñan y evalúan varios protocolos de coherencia utilizando estas técnicas. Los resultados muestran que, cuando no hay fallos, nuestras técnicas no incrementan significativamente el tiempo de ejecución de las aplicaciones y su mayor coste es un incremento en el tráfico de red. Además, un sistema que use nuestros protocolos soporta tasas de fallos mucho mayores que las esperadas en circunstancias realistas y su rendimiento se degrada gradualmente cuando ocurren los fallos.
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Formación y desarrollo profesional de profesores usuarios de ordenadores
(Universidad de Zaragoza, Asociación Universitaria de Formación del Profesorado (AUFOP), 1995) Gallego Arrufat, María Jesús
En este artículo presento una revisión que trata de examinar los principales estudios que se han ocupado de analizar principios, contenido y estrategias de la formación de profesores en informática. De ahí pasamos a mostrar, según la literatura, los tipos de conocimiento que debería poseer un profesor de enseñanza primaria para utilizar ordenadores. A continuación presentamos resultados e implicaciones de un estudio de casos de seis profesores de Primaria usuarios de ordenadores (Gallego, 1993). Comentamos los principales tipos de conocimiento (y relaciones entre los mismos), según un esquema de organización del conocimiento del profesor de Primaria acerca de la práctica con ordenadores, y derivamos implicaciones en relación con la formación y el desarrollo profesional. Con ello proponemos una serie de bases para el diseño de programas de formación permanente para la integración del ordenador en las prácticas de los profesores.
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Gestión sanitaria. "La transmisión de información a través de Enfer--"
(Murcia : Servicio de Publicaciones de la Universidad de Murcia, 2006) Martínez de Guereñu Ortuoste, Ana
Desde mi experiencia de casi tres años como supervisora de una unidad de hospitalización de cirugía general y otorrinolaringología y servicio central de farmacia y esterilización, y de tres años como adjunta de enfermería en un Hospital de agudos de alrededor de 300 camas, he comprobado que una de las dificultades con las que me he encontrado es la transmisión de la información. Información que cada día es mayor y variada y la importancia de hacerla llegar a cada trabajador de manera directa y permanentemente actualizada. Para ello pensé en utilizar el ordenador como herramienta, dado su agilidad, su disponibilidad y su manejo en el Hospital
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Una nueva propuesta para el diseño de software de sitema empleado en computadores paralelos de altas prestaciones / Juan Fernández Peinador; director, Fabrizio Petrini.
(Murcia : Universidad de Murcia, Departamento de Ingeniería y Tecnologías de Computadores,, 2005) Fernández Peinador, Juan
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Simulación concurrente y elección dinámica de estrategias para la mejora de la entrada/salida de disco = Improvement of disk I/O by concurrent simulation and dynamic selection of strategies
(2012-06-26) González Férez, María Pilar; Piernas Cánovas, Juan; Cortés Roselló, Antonio; Facultad de Informática
A lo largo de los años, se han realizado avances muy importantes en la tecnología de los discos, y se han hecho amplias mejoras en los dispositivos de disco. Sin embargo, el rendimiento de la memoria y la CPU ha mejorado a una mayor velocidad. Como consecuencia, el rendimiento del sistema de disco domina, normalmente, el redimiendo global de todo un sistema, y limita el rudimento que muchas aplicaciones (especialmente, las aplicaciones que usan muchos datos) pueden alcanzar. En esta tesis, hemos centrado nuestra atención en mejorar el rendimiento de la entrada/salida (E/S), con la motivación de que un mejor rendimiento de E/S normalmente mejorará el rendimiento global del sistema. La tres principales contribuciones hechas para alcanzar este objetivo son las siguientes. Nuestra primera propuesta es un «proyecto de caché de disco mejorada mediante RAM» (REDCAP, RAM Enhanced Disk Cache Project), que agranda la caché de un dispositivo de disco usando parte de la memoria principal. Para conseguir tal fin, añadimos una nuevo nivel a la jerarquía de caché, entre la caché de páginas y la caché de disco. Además, introducimos una técnica de prefetching que se beneficia del mecanismo de lectura anticipada realizado por los discos modernos, y se aprovecha de las peticiones de lectura lanzadas por las aplicaciones. Completamos esta primera propuesta con un mecanismo para controlar el rendimiento alcanzado por la nueva caché. Gracias a REDCAP, somos capaces de reducir el tiempo de E/S de lectura en más de un 80% en cargas de trabajo con localidad espacial, sin degradar el redimiendo para otras cargas de trabajo. Como una manera de conseguir un subsistema de E/S que se auto--monitorice y auto-adapte, nuestra segunda propuesta es un «simulador de disco dentro del núcleo» que es capaz de simular tanto discos duros como discos de estado sólido. Nuestro simulador de disco modela el disco usando una tabla dinámica de tiempos de E/S; también simula una caché de disco interna. El simulador controla la llegada de las peticiones y las dependencias entre peticiones, y tiene en cuenta los tiempos de pensar entre peticiones. Nuestro simulador de disco tiene un planificador de E/S que establece el orden en el que las peticiones se enviarán a disco. Esta propuesta nos permite comparar, en tiempo real, el comportamiento de varios mecanismos de E/S y, dinámicamente, activarlos/desactivarlos dependiendo del rendimiento esperado. De hecho, nuestro simulador ha sido usado de forma satisfactoria en REDCAP para controlar su rendimiento y en nuestra tercera contribución para implementar un sistema de planificación dinámico. También abre la puerta a nuevas mecanismos de E/S auto--monitorizables y auto--adaptables. Nuestra última propuesta es un «marco de planificación de disco automático y dinámico» (DADS, Dynamic and Automatic Disk Scheduling framework). Este mecanismo selecciona el planificador de E/S que proporciona, para la carga de trabajo actual, el mayor rendimiento. DADS compara dos de los planificadores de E/S de Linux ejecutando, de forma simultánea, una instancia de nuestro simulador de disco para cada planificador. Entonces elige, en cualquier momento, el planificador de E/S que proporciona el menor tiempo de servicio para la misma cantidad de datos solicitados. Usando DADS, el rendimiento alcanzado está siempre cercano al obtenido por el mejor planificador; también los administradores de sistemas están exentos de elegir un planificador de E/S que no sea óptimo y que proporcione un buen comportamiento para algunas cargas de trabajo, pero que degrade el rendimiento del sistema cuando la carga de trabajo cambia.
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Sincronización y comunicación eficientes en arquitecturas many-core CMP = Efficient synchronization and communication in many-core chip multiprocessors
(2013-01-23) Abellán, José L.; Fernández Peinador, Juan; Acacio Sánchez, Manuel Eugenio; Departamentos y Servicios::Departamentos de la UMU::Ingeniería y Tecnología de Computadores
Resumen en Castellano En esta tesis hemos identificado tres de los mayores cuellos de botella para el rendimiento y escalabilidad de las arquitecturas many-core CMP de memoria compartida. En particular, los mecanismos de sincronización de barrera y cerrojo cuando presentan alta contención, así como los protocolos hardware de coherencia de caché en el mantenimiento de la coherencia del uso de bloques memoria compartidos en una jerarquía de memoria. Para paliar estas deficiencias y aprovechar más el rendimiento de estas arquitecturas, hemos propuesto tres mecanismos hardware: GBarrier, para un mecanismo de barreras eficiente; GLock, para un manejo justo y eficiente de la contención en el acceso a las secciones críticas protegidas por cerrojos; y ECONO, un protocolo de coherencia muy simple que aporta gran eficiencia a bajo costo. La tesis concluye que nuestras propuestas resuelven de manera eficiente los problemas de rendimiento derivados de implementaciones ineficientes para sincronización y coherencia en arquitecturas many-core CMP. Palabra clave de terminología TESAURO 330406 ARQUITECTURA DE ORDENADORES Resumen en Inglés In this thesis we have identified three of the major problems that restrict efficiency and scalability in future shared-memory tiled many-core CMPs. In particular, the synchronization operations of barriers and locks under highly-contended scenarios, and the hardware-based cache coherence protocols when dealing with the maintenance of coherence of all memory blocks across all levels of a memory hierarchy. To alleviate such performance bottlenecks in order to harness the computational power of such systems, we have proposed three hardware-based mechanisms: GBarrier, a very efficient barrier mechanism; GLock, an efficient and fair mechanism to implement highly-contended locks; and ECONO, a simple and efficient hardware coherence protocol. In light of our performance results obtained in this thesis, we can affirm that our proposals represent a step forward towards the resolution of the challenges that many-core CMP architectures will pose to computer architects. Palabra clave de terminología TESAURO en inglés 330406 COMPUTER ARCHITECTURE
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Técnicas hardware para Sistemas de Memoria Transaccional de alto rendimiento en procesadores multinúcleo = Hardware techniques for High-performance Transactional Memory in many-core chip multiprocessors
(Universidad de Murcia, 2011-11-18) Titos-Gil, Rubén; Acacio Sánchez, Manuel Eugenio; García Carrasco, José Manuel; Departamentos y Servicios::Departamentos de la UMU::Ingeniería y Tecnología de Computadores
Esta tesis investiga la implementación hardware eficiente de los sistemas de memoria transaccional (HTM) en un chip multiprocesador escalable (CMP), identificando aspectos que limitan el rendimiento y proponiendo técnicas que solventan dichas patologías. Las contribuciones de la tesis son varios diseños HTM complementarios que alcanzan un rendimiento robusto y evitan comportamientos patológicos, mediante la introducción de flexibilidad y adaptabilidad, sin que dichas técnicas apenas supongan un incremento en la complejidad del sistema global. Esta disertación considera tanto sistemas HTM de política ansiosa como aquellos diseñados bajo el enfoque perezoso, y afrontamos las sobrecargas en el rendimiento que son inherentes a cada política. Quizá la contribución más relevante de esta tesis es ZEBRA, un sistema HTM de política híbrida que adapta su comportamiento en función de las características dinámicas de la carga de traba. This thesis focuses on the hardware mechanisms that provide optimistic concurrency control with guarantees of atomicity and isolation, with the intent of achieving high-performance across a variety of workloads, at a reasonable cost in terms of design complexity. This thesis identifies key inefficiencies that impact the performance of several hardware implementations of TM, and proposes mechanisms to overcome such limitations. In this dissertation we consider both eager and lazy approaches to HTM system design, and address important sources of overhead that are inherent to each policy. This thesis presents a hybrid-policy, adaptable HTM system that combines the advantages of both eager and lazy approaches in a low complexity design. Furthermore, this thesis investigates the overheads of the simpler, fixed-policy HTM designs that leverage a distributed directory-based coherence protocol to detect data races over a scalable interconnect, and develops solutions that address some performance degrading factors.
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Técnicas hardware para Sistemas de Memoria Transaccional de alto rendimiento en procesadores multinúcleo = Hardware techniques for High-performance Transactional Memory in many-core chip multiprocessors / José Rubén Titos Gil; directores, José Manuel García Carrasco, Manuel Eugenio Acacio Sánchez.
(Murcia : Universidad de Murcia, Departamento de Ingeniería y Tecnología de Computadores,, 2011) Titos-Gil, Rubén
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Técnicas para mejorar la eficiencia energética de los CMPs con coherencia de caché= Improving the energy-efficiency of cache-coherent multi-cores.
(2013-11-29) García Guirado, Antonio; Fernández Pascual, Ricardo; García Carrasco, José Manuel; Facultad de Informática
Objetivos Con el fin de los beneficios energéticos del escalado clásico de los transistores, la eficiencia energética se convirtió en el principal objetivo de los diseños de microprocesador. Las mejoras de los transistores no pueden compensar al mismo ritmo que en el pasado los costes energéticos de mejorar el rendimiento con frecuencias mayores y microarquitecturas más complejas. Ahora más que nunca, los arquitectos de computadores deben proporcionar el crecimiento de rendimiento esperado a través de diseños más eficientes energéticamente. Hace algunos años los multiprocesadores en un chip (CMPs), formados por núcleos relativamente simples, se adoptaron como una arquitectura con mayor eficiencia energética, convirtiéndose en la principal corriente de diseño. Sin embargo, los CMPs plantean dificultades particulares en su diseño. En esta tesis abordamos dos cuestiones con creciente importancia al escalar los CMPs: el consumo de energía de la red del chip (NoC) y la escalabilidad de la coherencia de caché, y proponemos mecanismos para mitigar su impacto en la eficiencia energética. Al aumentar la cantidad de núcleos, la información de coherencia de caché llegaría a ocupar la mayor parte del área de almacenamiento del chip si no somos capaces de desarrollar esquemas de coherencia escalables y eficientes energéticamente. Además, las tendencias actuales indican que la NoC acabaría usando la mayor parte de la energía del chip si no se toman medidas para evitarlo. Metodología Cada propuesta de esta tesis fue evaluada contra otras soluciones recientes, demostrando su eficacia, y puesta en contexto con el estado del arte. Para ello se utilizó un extenso conjunto de herramientas, incluyendo simuladores detallados como Simics, GEMS y GEM5 para modelar el rendimiento de los CMPs, simuladores de red como GARNET y simuladores de consumo energético como McPAT, Orion o CACTI. Un diseño tiled-CMP, representativo de los multiprocesadores actuales en cualquier segmento de mercado, se usó como base sobre la que implementar nuestras propuestas. Resultados Para mejorar la escalabilidad de la coherencia de caché proponemos un nuevo esquema de coherencia basado en un chip dividido en áreas enlazadas que reduce notablemente el tamaño del almacenamiento usado por la información de compartición. También proponemos una organización de caché unificada que elimina la sobrecarga y complejidad de las estructuras de almacenamiento de directorio aprovechando los recursos compartidos de caché para almacenar alternativamente datos o información de directorio con granularidad de entrada de caché. Esta organización usa eficientemente los recursos de almacenamiento, asignando a información de directorio sólo el (pequeño) número de entradas necesarias de la memoria caché unificada. Demostramos que esta organización es escalable a grandes números de núcleos (e.g., 512 trivialmente y 1 millón con códigos compartidos elaborados). Para reducir el impacto del escalado de la NoC desarrollamos técnicas para aumentar la proximidad entre datos y núcleos a nivel de la arquitectura y políticas para utilizar de manera eficiente la novedosa tecnología de transmisión fotónica en silicio de bajo consumo. Para aumentar la cercanía de datos, proponemos un mecanismo que obtiene datos de un proveedor cercano en la zona en que se encuentra el núcleo que solicita los datos, a nivel de protocolo de coherencia de caché. A nivel de organización de caché proponemos una nueva organización cuyo objetivo es minimizar la distancia media para acceder al último nivel de cache, reduciendo la energía necesaria para alimentar los núcleos con datos. Para permitir la explotación de la fotónica en silicio abrimos el campo de las políticas dinámicas de gestión de NoCs híbridas fotónicas-electrónicas, haciendo uso eficiente de las propiedades particulares de cada tecnología con fina granularidad de mensaje, resultando en importantes beneficios en rendimiento, energía y latencia. Resumen en inglés Objectives With the end of the energy benefits of classical transistor scaling, energy-efficiency became the driving factor of microprocessor design. The energy costs of increasing operating frequencies and using more aggressive microarchitectures to improve performance can no longer be compensated by transistor technology advances at the same rate as in the past. Now more than ever, computer architects are left in charge of providing the expected growth of microprocessor performance by means of more energy-efficient designs, in order to make cost-effective use of the ever-increasing transistor density in chips within a limited power budget. Otherwise, microprocessor evolution would be doomed to hit the power wall. Some years back, chip multiprocessors (CMPs) containing relatively simple cores were deemed a suitable architecture in the search for energy-efficiency and went mainstream. However, CMPs pose particular challenges in their design. In this thesis we tackle two paramount issues with growing importance as we scale out CMPs, namely network-on-chip power consumption and cache coherence scalability, and we propose mechanisms to alleviate their impact on the energy-efficiency of CMPs. As the core count increases, cache coherence information may eventually account for most storage area on chip if we fail to provide scalable and energy-efficient coherence schemes. In addition, current trends indicate that networks-on-chip (NoCs) would end up taking up most of the chip energy budget unless measures are taken to prevent it. Methodology To carry out this research, a comprehensive set of tools was used, including detailed simulators such as Simics, GEMS and GEM5 to model the timing of CMPs, network simulators such as GARNET, as well as power simulators such as McPAT, Orion or CACTI. A tiled-CMP design, representative of current multiprocessors in every market segment, was used as a baseline with realistic features on which to implement our proposals. Every proposal was evaluated against state of the art counterparts to prove their effectiveness. Results To improve the scalability of cache coherence, we propose a new coherence scheme based on a chip divided in linked areas that noticeably reduces the size of the storage used to maintain sharing information. Then, we propose a unified cache organization that eliminates the overhead and complexity of directory storage structures by leveraging shared cache resources to alternately store data or directory information at a cache entry granularity. This organization makes efficient use of storage resources as just the required (small) number of entries are allocated for directory information in the unified cache. We show that this organization is scalable to very large core counts (e.g. 512 trivially and one million with elaborate sharing codes). To reduce the impact of network scaling, we develop techniques to increase the proximity of data to cores at the architecture level, and policies to efficiently use disruptive low-power transmission technologies such as silicon photonics. For increasing data proximity, in this thesis we propose a mechanism that retrieves data from a close provider in the area in which the core requesting the data is located, working at the cache coherence protocol level. At the cache organization level, we propose a new organization that aims at minimizing the average distance to access the last level cache, reducing the energy required to feed the cores with data. To enable the exploitation of photonics, we open the field of dynamic policies for arbitrating hybrid photonic-electronic NoCs, making energy-efficient use of the particular properties of both technologies at a fine message granularity, resulting in important benefits in throughput, energy and latency.

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