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https://hdl.handle.net/10201/51

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Efficient and Scalable Cache Coherence for Many-Core Chip Multiprocessors
(Universidad de Murcia, 2010-02-09) Ros Bardisa, Alberto; García Carrasco, José Manuel; Acacio Sánchez, Manuel Eugenio; Departamentos y Servicios::Departamentos de la UMU::Ingeniería de la Información y las Comunicaciones
La nueva tendencia para aumentar el rendimiento de los futuros computadores son los multiprocesadores en un solo chip (CMPs). Se espera que en un futuro cercano salgan al mercado CMPs con decenas de procesadores. Hoy en día, la mejor manera de mantener la coherencia de cache en estos sistemas es mediante los protocolos basados en directorio. Sin embargo, estos protocolos tienen dos grandes problemas: una gran sobrecarga de memoria y una alta latencia de los fallos de cache. Esta tesis se ha centrado en estos problemas claves para la eficiencia y escalabilidad del CMP. En primer lugar, se ha presentado una organización de directorios escalable. En segundo lugar, se han propuesto los protocolos de coherencia directa, que evitan la indirección al nodo home y, por tanto, reducen el tiempo de ejecución de las aplicaciones. Por último, se ha desarrollado una política de mapeo para caches compartidas pero físicamente distribuidas, que reduce la latencia de acceso y garantiza una distribución uniforme de los datos con el fin de reducir su tasa de fallos. Esto se traduce finalmente en un menor tiempo de ejecución para las aplicaciones. Abstract: Chip multiprocessors (CMPs) constitute the new trend for increasing the performance of future computers. In the near future, chips with tens of cores will become more popular. Nowadays, directory-based protocols constitute the best alternative to keep cache coherence in large-scale systems. Nevertheless, directory-based protocols have two important issues that prevent them from achieving better scalability: the directory memory overhead and the long cache miss latencies. This thesis focuses on these key issues. The first proposal is a scalable distributed directory organization that copes with the memory overhead of directory-based protocols. The second proposal presents the direct coherence protocols, which are aimed at avoiding the indirection problem of traditional directory-based protocols and, therefore, they improve applications' performance. Finally, a novel mapping policy for distributed caches is presented. This policy reduces the long access latency while lessening the number of off-chip accesses, leading to improvements in applications' execution time.
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Fault-tolerant Cache Coherence Protocols for CMPs
(Universidad de Murcia, 2010-02-09) Fernández Pascual, Ricardo; García Carrasco, José Manuel; Acacio Sánchez, Manuel Eugenio; Departamentos y Servicios::Departamentos de la UMU::Ingeniería y Tecnología de Computadores
Abstract: We propose a way to deal with transient faults in the interconnection network of many-core CMPs that is different from the classic approach of building a fault-tolerant interconnection network. In particular, we provide fault tolerance mechanisms at the level of the cache coherence protocol so that it guarantees the correct execution of programs even when the underlying interconnection network does not deliver all messages correctly. This way, we can take advantage of the different meaning of each message to achieve fault tolerance with lower overhead than at the level of the interconnection network, which has to treat all messages alike with respect to reliability. We design several fault-tolerant cache coherence protocols using these techniques and evaluate them. This evaluation shows that, in absence of faults, our techniques do not increase significantly the execution time of the applications and their major cost is an increase in network traffic due to acknowledgment messages that ensure the reliable transference of ownership between coherence nodes, which are sent out of the critical path of cache misses. In addition, a system using our protocols degrades gracefully when transient faults actually happen and can support fault rates much higher than those expected in the real world with only a small performance degradation. Resumen: Se proponen una forma de tratar con los fallos transitorios en la red de interconexión de un CMP con gran número de núcleos que es diferente del enfoque clásico basado en construir una red de interconexión tolerante a fallos. En particular se proporcionan mecanismos de tolerancia a fallos al nivel del protocolo de coherencia. De esta forma, se puede aprovechar el conocimiento que el protocolo tiene sobre el significado de cada mensaje para obtener tolerancia a fallos con menor sobrecarga que en el nivel de red, que tiene que tratar todos los mensajes idénticamente. En la tesis se diseñan y evalúan varios protocolos de coherencia utilizando estas técnicas. Los resultados muestran que, cuando no hay fallos, nuestras técnicas no incrementan significativamente el tiempo de ejecución de las aplicaciones y su mayor coste es un incremento en el tráfico de red. Además, un sistema que use nuestros protocolos soporta tasas de fallos mucho mayores que las esperadas en circunstancias realistas y su rendimiento se degrada gradualmente cuando ocurren los fallos.
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Hardware techniques for the design of efficient inference accelerators of deep neural networks
(Universidad de Murcia, 2023-02-06) Muñoz Martínez, Francisco; Acacio Sánchez, Manuel Eugenio; Abellán, José L.; Escuela Internacional de Doctorado
El diseño de arquitecturas especializadas para acelerar el procedimiento de inferencia de las redes neuronales profundas (DNN por sus siglas en inglés) es un área de investigación en auge actualmente. Mientras que las propuestas de aceleradores rígidos de primera generación utilizaban simples flujos de datos fijos adaptados a DNNs densas, las arquitecturas más recientes han abogado por la flexibilidad para soportar eficientemente una amplia variedad de tipos de DNNs. A medida que aumenta la complejidad de estos aceleradores, los modelos analíticos empleados actualmente para la exploración del espacio de diseño son incapaces de captar las sutilezas de la arquitectura, lo que conduce a resultados inexactos en muchos casos. Esto crea la necesidad de disponer de herramientas de simulación a nivel de ciclo que permitan una exploración rápida y precisa del espacio de diseño de los aceleradores DNN. Con este fin, la primera contribución de esta tesis es STONNE, una herramienta de simulación de microarquitecturas a nivel de ciclo que permite realizar evaluaciones detalladas con modelos de DNN reales. A partir de un simulador validado para realizar nuestras evaluaciones, la segunda contribución de esta tesis se centra en las arquitecturas flexibles para DNNs. Este tipo de aceleradores de DNN utilizan tres redes de interconexión separadas dentro del acelerador. Estas redes son conocidas como red de distribución, de multiplicación y de reducción (o DN, MN y RN, respectivamente) y se encargan de conectar la memoria y las unidades de cálculo (multiplicadores/sumadores). Estas redes permiten el envío de datos y la reutilización en el chip de los operandos y resultados parciales. Entre ellas, la RN, utilizada para generar y reducir las sumas parciales producidas durante el procesamiento de la DNN, es la que implica la mayor fracción de área del chip y de disipación de energía, representando así un elemento de máxima importancia en la eficiencia energética del acelerador. Las RNs se pueden orquestar para explotar un flujo de datos de reducción temporal, espacial o espacio-temporal. Entre ellos, este último es el que ha mostrado un rendimiento superior. Sin embargo, como demostramos en esta tesis, una implementación espacio-temporal, basada en la adición de acumuladores (Ac) a la RN (estrategia RN+Ac) puede dar lugar a importantes sobrecargas de área y energía. Para hacer frente a este problema, proponemos STIFT, que implementa el flujo de datos de reducción espacio-temporal completamente en el sustrato de hardware de la RN sin la necesidad de utilizar acumuladores adicionales. STIFT supone un importante ahorro de área y energía respecto a la estrategia más compleja RN+Ac. La tercera contribución de esta tesis aumenta la flexibilidad de los aceleradores actuales con soporte para datos dispersos. Los aceleradores de multiplicación de matrices dispersas (SpMSpM) existentes se adaptan a un flujo de datos SpMSpM concreto que determina su eficiencia global. En esta tesis demostramos que esta decisión de diseño conlleva una solución en tiempo de ejecución subóptima. Esto se debe a que las diferentes SpMSpM que componen una misma DNN presentan características distintas, lo que hace que cada flujo de datos se adapte mejor a diferentes matrices. Motivados por esta observación, proponemos Flexagon, el primer acelerador reconfigurable que permite realizar operaciones SpMSpM utilizando el flujo de datos particular que mejor se adapte a cada caso. El acelerador Flexagon se basa en una novedosa red de reducción y ordenación, y una jerarquía de memoria de tres niveles, adaptada a los distintos flujos de datos. En esta tesis, demostramos que Flexagon logra beneficios de rendimiento promedio de 4,59x, 1,71x y 1,35x con respecto a los aceleradores de última generación del estado del arte tipo SIGMA, SpArch y GAMMA, respectivamente.
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Mejora de la eficiencia energética de sistemas de memoria transaccional hardware para arquitecturas multinúcleo
(2016-01-21) Gaona Ramírez, Epifanio; Acacio Sánchez, Manuel Eugenio; Fernández Peinador, Juan; Facultad de Informática
Las actuales arquitecturas de procesador con múltiples núcleos de ejecución (arquitecturas multinúcleo o CMP) se presentan con un gran reto difícil de superar para la mayoría de los programadores. El clásico modelo de programación secuencial sigue siendo aplicable en un CMP, sin embargo mediante su empleo no se estarían aprovechando los múltiples núcleos de procesamiento de que disponen estos chips. Para poder extraer todo el rendimiento posible de un CMP es necesario recurrir a la programación paralela y al uso de varios hilos de ejecución. A través de ellos se consigue exprimir el paralelismo a nivel de hilo (TLP) que estas arquitecturas explotan. El modelo de Memoria Transaccional (TM) está siendo promovido actualmente como un nuevo paradigma mediante el cual los programadores pueden desarrollar sus aplicaciones de forma cercana al paradigma secuencial al que están acostumbrados, pero habilitando los beneficios del uso de varios núcleos de ejecución. La identificación en el código de las secciones críticas es la única condición nueva que debe satisfacerse. Enmarcando estas secciones en bloques de código denominados transacciones, el sistema de Memoria Transaccional (TM) se encarga de asegurar las propiedades de atomicidad y aislamiento a pesar de la ejecución de los mismos en paralelo. Todo ello de forma totalmente transparente al programador, que no debe preocuparse por los problemas típicos achacados al uso de los cerrojos clásicos (interbloqueo, convoying e inversión de prioridades). En esta tesis doctoral se presta atención a las implementaciones hardware del modelo de Memoria Transaccional (HTM). Por otra parte, la búsqueda del rendimiento de forma aislada ha dejado de ser la principal motivación en el desarrollo de procesadores para pasar a serlo el rendimiento por watio. El rendimiento sigue siendo importante pero no a costa de un consumo desmesurado de energía. El objetivo de esta tesis es abordar el diseño de sistemas HTM teniendo en cuenta tanto rendimiento como consumo de energía. Para ello, se analiza con detalle en primer lugar el rendimiento y consumo energético que las implementaciones hardware actuales ofrecen (eager-eager y lazy-lazy). Los resultados de este estudio comparativo permiten identificar las ventajas e inconvenientes de cada uno de estos sistemas de memoria transaccional y son el punto de partida para proponer técnicas encaminadas a mejorar los aspectos problemáticos que cada sistema presenta. Por un lado, para los sistemas eager-eager se ha observado que una fracción importante de la energía consumida es debida a los conflictos que surgen entre transacciones. Se han desarrollado, implementado y evaluado diversas políticas que permiten serializar en tiempo de ejecución transacciones que entran en conflicto sólo cuando éste se produce sin que se produzcan ciclos de que den lugar a interbloqueos. El resultado final ha sido un sistema eager-eager más eficiente desde el punto de vista del consumo de energía sin pérdida de prestaciones. Por otro lado, el principal problema en los sistemas lazy-lazy se encuentra en la etapa de confirmación de las transacciones, más concretamente en las operaciones que son necesarias para garantizar que una transacción ha finalizado sin conflictos. Para solucionarlo se ha implementado y evaluado una técnica hardware que permite acelerar, mejorar la eficiencia energética y simplificar la principal propuesta diseñada hasta ahora en sistemas HTM escalables. Concretamente se ha propuesto emplear una red específica de bajo coste y un protocolo implementado en hardware. A lo largo de la tesis se hace uso de un entorno de desarrollo y pruebas ampliamente aceptado, conformado por la herramienta de simulación SIMICS+GEMS y la suite de benchmarks STAMP. Los resultados de esta tesis ofrecen una visión amplia sobre el compromiso entre rendimiento-energía de sistemas HTM sofisticados. THESIS: Improving Energy Efficiency in Hardware Transactional Memory Systems for Multicore Architectures Abstract Current microprocessor architectures with multiple execution cores (Chip MultiProcessors or CMP) present a great challenge difficult to overcome for most programmers. Although, the classic model of sequential programming remains applicable in CMPs, developing applications in such way would hinder taking advantage of the multiple processor cores available in these chips. To extract all the possible performance of a CMP it is necessary to use parallel programing and multiple threads, through which we are able to squeeze the thread-level parallelism (TLP) that these architectures exploit. Transactional Memory (TM) is currently being promoted as a new paradigm that provides applications’ programmers a programming model that is closest to the sequential paradigm they are familiar with, and at the same time enabling the benefits of using multiple execution cores. The identification of critical sections in code is the only new condition that must be satisfied. By framing these sections in blocks of code called transactions, the underlying Transactional Memory (TM) system is able to ensure the atomicity and isolation properties despite transactions are executed in parallel. All of this is completely transparent to the programmer, who should not worry about the typical problems blamed on the use of classical locks (deadlock, convoying and priority inversion). This thesis focuses on hardware implementations of the Transactional Memory model (HTM). Moreover, the pursuit of performance in isolation is no longer the main motivation in the development of processors, and nowadays, performance per watt constitutes the new target. Performance remains important but not at the cost of excessive energy consumption. The goal of this thesis is to address the design of HTM systems considering both performance and energy consumption. To do so, we first analyze in detail performance and power consumption that current HTM implementations offer (eager-eager and lazy-lazy). The results of this comparative study allow us to identify the benefits and drawbacks of these two transactional memory systems, and they are the starting point to propose techniques aimed at alleviating the main problems each system has. In eager-eager systems, we have noticed that a substantial fraction of the energy consumed is due to conflicts between transactions. In order to minimize such conflicts, we have developed, implemented and evaluated several policies that identify and serialize transactions that will probably conflict, all of this avoiding cycles leading to potential deadlocks. The final result has been a more efficient eager-eager system from the energy consumption point of view without suffering any performance loss. On the other hand, the main problem in the lazy-lazy systems is at the commit stage of the transactions, specifically in the operations that are necessary to ensure that a transaction can be completed without any conflicts. To solve this, we have implemented and evaluated a hardware technique that speeds up performance, improves energy efficiency and simplifies the main proposal designed so far in scalable HTM systems. In particular, we have proposed to use a low cost specific network and a protocol implemented in hardware that uses it. Throughout this thesis we make use of a widely accepted development and evaluation environment, consisting in the simulation tool known as SIMICS+GEMS and the STAMP benchmarks suite. The results reported in this thesis provide a broad view of the trade-off between performance and energy consumption in sophisticated HTM systems.
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Mejora del rendimiento y reducción de consumo de los procesadores multinúcleo usando redes heterogéneas
(Universidad de Murcia, 2011-03-16) Flores Gil, Antonio; Acacio Sánchez, Manuel Eugenio; Aragón Alcaraz, Juan Luis; Departamentos y Servicios::Departamentos de la UMU::Ingeniería de la Información y las Comunicaciones
En la presente Tesis se proponen soluciones para aliviar el alto coste, en rendimiento y consumo, de las comunicaciones intra-chip a través de los alambres globales. En concreto, se propone utilizar redes heterogéneas que permiten una mejor adaptación a las necesidades de los diferentes tipos de mensajes de coherencia. Nuestra primera propuesta consiste en dividir las respuestas con datos en un mensaje corto crítico, enviado usando enlaces de baja latencia, y un mensaje largo no crítico enviado usando enlaces de bajo consumo. La segunda propuesta utiliza la compresión de direcciones en el contexto de una red de interconexión heterogénea que permite la compresión de mayoría de los mensajes críticos en unos pocos bytes, siendo transmitidos usando enlaces de muy baja latencia. Finalmente, se explora el uso de la prebúsqueda por hardware para aliviar los problemas derivados de las altas latencias de los enlaces globales. Abstract: In this thesis we propose different ways to alleviate the high cost, in terms of performance and power consumption, of the intra-chip communications using global wires. In particular, we consider heterogeneous networks to obtain a better match between the network-on-chip and the needs of the different types of coherence messages. Our first contribution proposes the partitioning of reply messages with data into a short critical message, which is sent using low-latency links, as well as a long non-critical message sent using low-power links. The second contribution exploits the use of address compression in the context of a heterogeneous interconnect to allow most of the critical messages to be compressed in a few bytes and transmitted using very low latency links. Finally, we explore the use of heterogeneous networks in the context of hardware prefetching to alleviate the problems caused by high latencies of global links.
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Sincronización y comunicación eficientes en arquitecturas many-core CMP = Efficient synchronization and communication in many-core chip multiprocessors
(2013-01-23) Abellán, José L.; Fernández Peinador, Juan; Acacio Sánchez, Manuel Eugenio; Departamentos y Servicios::Departamentos de la UMU::Ingeniería y Tecnología de Computadores
Resumen en Castellano En esta tesis hemos identificado tres de los mayores cuellos de botella para el rendimiento y escalabilidad de las arquitecturas many-core CMP de memoria compartida. En particular, los mecanismos de sincronización de barrera y cerrojo cuando presentan alta contención, así como los protocolos hardware de coherencia de caché en el mantenimiento de la coherencia del uso de bloques memoria compartidos en una jerarquía de memoria. Para paliar estas deficiencias y aprovechar más el rendimiento de estas arquitecturas, hemos propuesto tres mecanismos hardware: GBarrier, para un mecanismo de barreras eficiente; GLock, para un manejo justo y eficiente de la contención en el acceso a las secciones críticas protegidas por cerrojos; y ECONO, un protocolo de coherencia muy simple que aporta gran eficiencia a bajo costo. La tesis concluye que nuestras propuestas resuelven de manera eficiente los problemas de rendimiento derivados de implementaciones ineficientes para sincronización y coherencia en arquitecturas many-core CMP. Palabra clave de terminología TESAURO 330406 ARQUITECTURA DE ORDENADORES Resumen en Inglés In this thesis we have identified three of the major problems that restrict efficiency and scalability in future shared-memory tiled many-core CMPs. In particular, the synchronization operations of barriers and locks under highly-contended scenarios, and the hardware-based cache coherence protocols when dealing with the maintenance of coherence of all memory blocks across all levels of a memory hierarchy. To alleviate such performance bottlenecks in order to harness the computational power of such systems, we have proposed three hardware-based mechanisms: GBarrier, a very efficient barrier mechanism; GLock, an efficient and fair mechanism to implement highly-contended locks; and ECONO, a simple and efficient hardware coherence protocol. In light of our performance results obtained in this thesis, we can affirm that our proposals represent a step forward towards the resolution of the challenges that many-core CMP architectures will pose to computer architects. Palabra clave de terminología TESAURO en inglés 330406 COMPUTER ARCHITECTURE
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Técnicas hardware para Sistemas de Memoria Transaccional de alto rendimiento en procesadores multinúcleo = Hardware techniques for High-performance Transactional Memory in many-core chip multiprocessors
(Universidad de Murcia, 2011-11-18) Titos-Gil, Rubén; Acacio Sánchez, Manuel Eugenio; García Carrasco, José Manuel; Departamentos y Servicios::Departamentos de la UMU::Ingeniería y Tecnología de Computadores
Esta tesis investiga la implementación hardware eficiente de los sistemas de memoria transaccional (HTM) en un chip multiprocesador escalable (CMP), identificando aspectos que limitan el rendimiento y proponiendo técnicas que solventan dichas patologías. Las contribuciones de la tesis son varios diseños HTM complementarios que alcanzan un rendimiento robusto y evitan comportamientos patológicos, mediante la introducción de flexibilidad y adaptabilidad, sin que dichas técnicas apenas supongan un incremento en la complejidad del sistema global. Esta disertación considera tanto sistemas HTM de política ansiosa como aquellos diseñados bajo el enfoque perezoso, y afrontamos las sobrecargas en el rendimiento que son inherentes a cada política. Quizá la contribución más relevante de esta tesis es ZEBRA, un sistema HTM de política híbrida que adapta su comportamiento en función de las características dinámicas de la carga de traba. This thesis focuses on the hardware mechanisms that provide optimistic concurrency control with guarantees of atomicity and isolation, with the intent of achieving high-performance across a variety of workloads, at a reasonable cost in terms of design complexity. This thesis identifies key inefficiencies that impact the performance of several hardware implementations of TM, and proposes mechanisms to overcome such limitations. In this dissertation we consider both eager and lazy approaches to HTM system design, and address important sources of overhead that are inherent to each policy. This thesis presents a hybrid-policy, adaptable HTM system that combines the advantages of both eager and lazy approaches in a low complexity design. Furthermore, this thesis investigates the overheads of the simpler, fixed-policy HTM designs that leverage a distributed directory-based coherence protocol to detect data races over a scalable interconnect, and develops solutions that address some performance degrading factors.

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